orde_bg

produtos

Circuitos integrados de chip IC lógico de matriz de puerta programable de campo FPGA XC18V04VQG44C Original XC18V04VQG44C

Descrición curta:


Detalle do produto

Etiquetas de produtos

Atributos do produto

TIPO DESCRICIÓN
Categoría Circuítos integrados (CI)

Memoria

Proms de configuración para FPGA

Mfr AMD Xilinx
Serie -
Paquete Bandexa
Estado do produto Obsoleto
Tipo programable En sistema programable
Tamaño da memoria 4 Mb
Tensión - Alimentación 3 V ~ 3,6 V
Temperatura de operación 0 °C ~ 70 °C
Tipo de montaxe Montaxe en superficie
Paquete / Estuche 44-TQFP
Paquete de dispositivos do provedor 44-VQFP (10×10)
Número de produto base XC18V04

Documentos e medios

TIPO DE RECURSOS ENLACE
Fichas técnicas Serie XC18V00
Información Ambiental Certificado Xiliinx RoHS

Xilinx REACH211 Cert

PCN Obsolescencia/EOL Múltiples dispositivos 01/Xun/2015

Mult Device EOL Rev3 9/maio/2016

Fin de vida útil 10/XAN/2022

Cambio de estado da peza PCN Pezas reactivadas o 25/Abr/2016
Folla de datos HTML Serie XC18V00

Clasificacións ambientais e de exportación

ATRIBUTO DESCRICIÓN
Estado RoHS Conforme ROHS3
Nivel de sensibilidade á humidade (MSL) 3 (168 horas)
Estado REACH REACH non afectado
ECCN 3A991B1B1
HTSUS 8542.32.0071

Recursos adicionais

ATRIBUTO DESCRICIÓN
Paquete estándar 160

Memoria Xilinx - Proms de configuración para FPGA

Xilinx presenta a serie XC18V00 de PROM de configuración programable no sistema (Figura 1).Os dispositivos desta familia de 3,3 V inclúen un PROM de 4 megabits, 2 megabits, 1 megabit e 512 kilobits que proporcionan un método económico e fácil de usar para reprogramar e almacenar fluxos de bits de configuración FPGA Xilinx.

Cando a FPGA está en modo Master Serial, xera un reloxo de configuración que dirixe a PROM.Un curto tempo de acceso despois de que se habiliten CE e OE, os datos están dispoñibles no pin PROM DATA (D0) que está conectado ao pin DIN FPGA.Os novos datos están dispoñibles un curto tempo de acceso despois de cada borde ascendente do reloxo.O FPGA xera o número adecuado de pulsos de reloxo para completar a configuración.Cando a FPGA está en modo de serie escravo, a PROM e a FPGA están marcadas por un reloxo externo.

Cando a FPGA está no modo Master Select MAP, a FPGA xera un reloxo de configuración que dirixe a PROM.Cando a FPGA está en modo Slave Parallel ou Slave Select MAP, un oscilador externo xera o reloxo de configuración que dirixe a PROM e a FPGA.Despois de activar CE e OE, os datos están dispoñibles nos pines DATA (D0-D7) da PROM.Os novos datos están dispoñibles un curto tempo de acceso despois de cada borde ascendente do reloxo.Os datos están rexistrados na FPGA no seguinte bordo ascendente do CCLK.Pódese usar un oscilador libre nos modos Slave Parallel ou Slave Select MAP.

Pódense conectar en cascada varios dispositivos usando a saída CEO para controlar a entrada CE do seguinte dispositivo.As entradas de reloxo e as saídas de DATOS de todas as PROM desta cadea están interconectadas.Todos os dispositivos son compatibles e pódense conectar en cascada con outros membros da familia ou coa familia PROM serie programable única XC17V00.


  • Anterior:
  • Seguinte:

  • Escribe aquí a túa mensaxe e envíanolo