(Compoñentes electrónicos) 5V927PGGI8

Atributos do produto

Documentos e medios

Clasificacións ambientais e de exportación

Recursos adicionais

Detalles do produto
PROCESADOR DE SINAIS DIXITAL DE 24 BITS

O Motorola DSP56307, membro da familia DSP56300 de procesadores de sinal dixital programable (DSP), admite aplicacións de infraestrutura sen fíos con operacións de filtrado xeral.O coprocesador de filtro mellorado en chip (EFCOP) procesa algoritmos de filtro en paralelo co funcionamento do núcleo, aumentando así o rendemento e a eficiencia do DSP global.Do mesmo xeito que os demais membros da familia, o DSP56307 usa un motor de alto rendemento e ciclo de reloxo único por instrución (compatible co código coa familia principal DSP56000 de Motorola), un cambiador de barril, enderezo de 24 bits, caché de instrucións e un controlador de acceso directo á memoria, como na Figura 1. O DSP56307 ofrece un rendemento a 100 millóns de instrucións (MIPS) por segundo mediante un reloxo interno de 100 MHz con núcleo de 2,5 voltios e potencia de entrada/saída independente de 3,3 voltios.

Visión xeral
Usando a arquitectura baseada en columnas ASMBL (Advanced Silicon Modular Block) de segunda xeración, o XC5VLX330T-3FFG1738I contén cinco plataformas distintas (subfamilias), a máis opción que ofrece calquera familia de FPGA.Cada plataforma contén unha proporción diferente de funcións para satisfacer as necesidades dunha gran variedade de deseños lóxicos avanzados.Ademais do tecido lóxico máis avanzado e de alto rendemento, os FPGA XC5VLX330T-3FFG1738I conteñen moitos bloques de nivel de sistema de IP duro, incluíndo poderosos bloques RAM/FIFO de 36 Kbits, segmentos DSP de 25 x 18 de segunda xeración, tecnoloxía Select IO con en impedancia controlada dixitalmente, bloques de interface síncrona de orixe Chip Sync, funcionalidade de monitor do sistema,

CARACTERÍSTICAS
Núcleo DSP56300 de alto rendemento
● 100 millóns de instrucións por segundo (MIPS) cun reloxo de 100 MHz a 2,5 V núcleo e 3,3 VI/O
● Código de obxecto compatible co núcleo DSP56000
● Conxunto de instrucións moi paralelo
● Unidade lóxica aritmética de datos (ALU)
- Acumulador-multiplicador paralelo de 24 x 24 bits totalmente canalizado
- Cambiador de barril paralelo de 56 bits (cambio rápido e normalización; xeración e análise de fluxo de bits)
- Instrucións ALU condicionais
- Soporte aritmético de 24 ou 16 bits baixo control de software
● Unidade de control do programa (PCU)
- Soporte de código independente de posición (PIC).
- Modos de direccionamento optimizados para aplicacións DSP (incluíndo compensacións inmediatas)
- Controlador de caché de instrucións no chip
- Pila de hardware expandible con memoria no chip
- Bucles DO de hardware anidados
- Interrupcións rápidas de retorno automático
● Acceso directo á memoria (DMA)
- Seis canles DMA que admiten accesos internos e externos
- Transferencias uni, bidimensionais e tridimensionais (incluíndo o buffer circular)
- Interrupcións de fin de bloqueo de transferencia
- Disparo desde liñas de interrupción e todos os periféricos
● Bucle de bloqueo de fase (PLL)
- Permite cambiar o factor de división de potencia (DF) baixo sen perda de bloqueo
- Reloxo de saída con eliminación de sesgo
● Soporte para depuración de hardware
- Módulo de emulación en chip (On CE).
- Porto de acceso de proba (TAP) do grupo de acción de proba conxunto (JTAG)
- O modo de rastrexo de enderezos reflicte os accesos internos á RAM do programa no porto externo