Nuevo XQR17V16CC44V Spot Stock FPGA campo programable matriz de puerta lógica IC Chip Circuitos integrados

Xilinx presenta os PROM de configuración QML endurecidos por radiación da serie QPro™ XQR17V16 de alta densidade que proporcionan un método económico e fácil de usar para almacenar grandes fluxos de bits de configuración FPGA de Xilinx.O XQR17V16CC44V é un dispositivo de 3,3 V cunha capacidade de almacenamento de 16 Mb e pode funcionar en modo serie ou en modo de bytes.para un diagrama de bloques simplificado da arquitectura do dispositivo XQR17V16.

Cando a FPGA está en modo Master Serial, xera un reloxo de configuración que dirixe a PROM.Un curto tempo de acceso despois do bordo ascendente do reloxo, os datos aparecen no pin de saída PROM DATA que está conectado ao pin DIN FPGA.O FPGA xera o número adecuado de pulsos de reloxo para completar a configuración.Unha vez configurado, desactiva o PROM.Cando a FPGA está en modo de serie escravo, a PROM e a FPGA deben ser sincronizadas por un sinal entrante.

Cando a FPGA está no modo Master SelectMAP, xera o reloxo de configuración que dirixe a PROM e a FPGA.Despois do bordo ascendente CCLK, os datos están dispoñibles nos pines PROM DATA (D0-D7).Os datos rexistraranse na FPGA no seguinte bordo ascendente do CCLK.Cando a FPGA está en modo Slave SelectMAP, a PROM e a FPGA deben ser sincronizadas por un sinal entrante.Pódese usar un oscilador freerunning para controlar o CCLK.Pódense concatenar varios dispositivos usando a saída CEO para controlar a entrada CE do seguinte dispositivo.As entradas de reloxo e as saídas de DATOS de todas as PROM desta cadea están interconectadas.Todos os dispositivos son compatibles e pódense conectar en cascada con outros membros da familia.Para a programación de dispositivos, o software Xilinx ISE Foundation ou ISE WebPACK compila o ficheiro de deseño FPGA nun formato hexadecimal estándar, que despois se transfire á maioría dos programadores PROM comerciais.

características
• Latch-Up Inmune a LET >120 MeV/cm2/mg
• TID garantido de 50 kRad(Si) por especificación 1019.5
• Fabricado sobre substrato epitaxial
• Capacidade de almacenamento de 16 Mbit
• Funcionamento garantido en todo o rango de temperatura militar: –55 °C a +125 °C
• Memoria programable de só lectura (OTP) deseñada para almacenar fluxos de bits de configuración de dispositivos FPGA Xilinx
• Modos de configuración dual
♦ Configuración en serie (ata 33 Mb/s)
♦ Paralelo (ata 264 Mb/s a 33 MHz)
• Interface sinxela para os FPGA Xilinx QPro
• Cascada para almacenar fluxos de bits máis longos ou múltiples
• Polaridade de restablecemento programable (activa alta ou activa baixa) para compatibilidade con diferentes solucións FPGA
• Proceso de porta flotante CMOS de baixa potencia
• Tensión de alimentación de 3,3 V
• Dispoñible en paquetes de cerámica CK44(1)
• Soporte de programación por parte dos principais fabricantes de programadores
• Soporte de deseño utilizando os paquetes de software ISE Foundation ou ISE WebPACK
• Retención de datos de 20 anos de vida garantida
Programación
Os dispositivos pódense programar en programadores proporcionados por Xilinx ou provedores de terceiros cualificados.O usuario debe asegurarse de que se utiliza o algoritmo de programación axeitado e a última versión do software do programador.A elección incorrecta pode danar permanentemente o dispositivo.
Descrición
• Latch-Up Inmune a LET >120 MeV/cm2/mg
• TID garantido de 50 kRad(Si) por especificación 1019.5
• Fabricado sobre substrato epitaxial
• Capacidade de almacenamento de 16 Mbit
• Funcionamento garantido en todo o rango de temperatura militar: –55 °C a +125 °C
• Memoria programable de só lectura (OTP) deseñada para almacenar fluxos de bits de configuración de dispositivos FPGA Xilinx
• Modos de configuración dual
♦ Configuración en serie (ata 33 Mb/s)
♦ Paralelo (ata 264 Mb/s a 33 MHz)
• Interface sinxela para os FPGA Xilinx QPro
• Cascada para almacenar fluxos de bits máis longos ou múltiples
• Polaridade de reinicio programable (activa Alta ou activa
Low) para compatibilidade con diferentes solucións FPGA
• Proceso de porta flotante CMOS de baixa potencia
• Tensión de alimentación de 3,3 V
• Dispoñible en paquetes de cerámica CK44(1)
• Soporte de programación por parte do programador líder
fabricantes
• Apoio ao deseño mediante a Fundación ISE ou ISE
Paquetes de software WebPACK
• Retención de datos de 20 anos de vida garantida